x86

Le mode d'adressage réel, communément appelé mode réel, est un mode de fonctionnement des processeurs compatibles x86 8086 et ultérieurs . Le mode réel est caractérisé par un espace d'adressage mémoire segmenté de 20 bits (ce qui signifie que seulement un peu plus de 1 Mio de mémoire peut être adressé ), un accès logiciel direct au matériel périphérique et aucun concept de protection de la mémoire ou de multitâche au niveau matériel. Tous les processeurs x86 de la série 80286 et ultérieurs démarrent en mode réel à la mise sous tension ; les processeurs 80186 et antérieurs n'avaient qu'un seul mode de fonctionnement, qui est équivalent au mode réel des puces ultérieures. (Sur la plate-forme IBM PC, l'accès logiciel direct aux routines du BIOS IBM n'est disponible qu'en mode réel, car le BIOS est écrit pour le mode réel. Cependant, ce n'est pas une propriété du processeur x86 mais de la conception du BIOS IBM.)

Pour utiliser plus de 64 Ko de mémoire, les registres de segment doivent être utilisés. Cela a créé de grandes complications pour les implémenteurs de compilateurs qui ont introduit des modes de pointeur étranges tels que « proche », « éloigné » et « énorme » pour exploiter la nature implicite de l'architecture segmentée à différents degrés, avec certains pointeurs contenant des décalages de 16 bits dans les segments implicites et d'autres pointeurs contenant des adresses de segment et des décalages dans les segments. Il est techniquement possible d'utiliser jusqu'à 256 Ko de mémoire pour le code et les données, avec jusqu'à 64 Ko pour le code, en définissant les quatre registres de segment une fois, puis en utilisant uniquement des décalages de 16 bits (éventuellement avec des préfixes de remplacement de segment par défaut) pour adresser la mémoire, mais cela impose des restrictions substantielles sur la manière dont les données peuvent être adressées et les opérandes de mémoire peuvent être combinés, et cela viole l'intention architecturale des concepteurs d'Intel, qui est que des éléments de données distincts (par exemple des tableaux, des structures, des unités de code) soient contenus dans des segments distincts et adressés par leurs propres adresses de segment, dans de nouveaux programmes qui ne sont pas portés à partir de processeurs 8 bits antérieurs avec des espaces d'adressage 16 bits.

Le mode Unreal est utilisé par certains systèmes d'exploitation 16 bits et certains chargeurs de démarrage 32 bits .

Le mode de gestion du système (SMM) est utilisé uniquement par le micrologiciel du système ( BIOS / UEFI ), et non par les systèmes d'exploitation et les logiciels d'application. Le code SMM s'exécute dans la SMRAM.

En plus du mode réel, le processeur Intel 80286 prend en charge le mode protégé, étendant la mémoire physique adressable à 16 Mo et la mémoire virtuelle adressable à 1 Go , et fournissant une mémoire protégée , qui empêche les programmes de se corrompre les uns les autres. Cela se fait en utilisant les registres de segment uniquement pour stocker un index dans une table de descripteurs stockée en mémoire. Il existe deux tables de ce type, la table de descripteurs globaux (GDT) et la table de descripteurs locaux (LDT), chacune contenant jusqu'à 8192 descripteurs de segment, chaque segment donnant accès à 64 Ko de mémoire. Dans le 80286, un descripteur de segment fournit une adresse de base de 24 bits , et cette adresse de base est ajoutée à un décalage de 16 bits pour créer une adresse absolue. L'adresse de base de la table remplit le même rôle que la valeur littérale du registre de segment remplit en mode réel ; les registres de segment ont été convertis de registres directs en registres indirects. Chaque segment peut se voir attribuer l'un des quatre niveaux d'anneau utilisés pour la sécurité informatique basée sur le matériel . Chaque descripteur de segment contient également un champ de limite de segment qui spécifie le décalage maximal qui peut être utilisé avec le segment. Étant donné que les décalages sont de 16 bits, les segments sont toujours limités à 64 Ko chacun en mode protégé 80286.

Chaque fois qu'un registre de segment est chargé en mode protégé, le 80286 doit lire un descripteur de segment de 6 octets de la mémoire dans un ensemble de registres internes cachés. Ainsi, le chargement des registres de segment est beaucoup plus lent en mode protégé qu'en mode réel, et il faut éviter de changer de segment très fréquemment. Les opérations de mémoire réelles utilisant des segments en mode protégé ne sont pas beaucoup ralenties car le 80286 et les versions ultérieures disposent d'un matériel permettant de vérifier le décalage par rapport à la limite de segment en parallèle avec l'exécution des instructions.

Le processeur Intel 80386 a étendu les décalages et le champ de limite de segment dans chaque descripteur de segment à 32 bits, permettant à un segment de couvrir tout l'espace mémoire. Il a également introduit la prise en charge en mode protégé de la pagination , un mécanisme permettant d'utiliser la mémoire virtuelle paginée (avec une taille de page de 4 Ko). La pagination permet au processeur de mapper n'importe quelle page de l'espace mémoire virtuel sur n'importe quelle page de l'espace mémoire physique. Pour ce faire, il utilise des tables de mappage supplémentaires en mémoire appelées tables de pages. Le mode protégé sur le 80386 peut fonctionner avec la pagination activée ou désactivée ; le mécanisme de segmentation est toujours actif et génère des adresses virtuelles qui sont ensuite mappées par le mécanisme de pagination s'il est activé. Le mécanisme de segmentation peut également être désactivé efficacement en définissant tous les segments pour qu'ils aient une adresse de base de 0 et une limite de taille égale à l'espace d'adressage complet ; cela nécessite également une table de descripteurs de segments de taille minimale de seulement quatre descripteurs (puisque les segments FS et GS n'ont pas besoin d'être utilisés).

La pagination est largement utilisée par les systèmes d'exploitation multitâches modernes. Linux , 386BSD et Windows NT ont été développés pour le 386 car il s'agissait du premier processeur à architecture Intel à prendre en charge la pagination et les décalages de segments 32 bits. L'architecture 386 est devenue la base de tous les développements ultérieurs de la série x86.

Les processeurs x86 qui prennent en charge le mode protégé démarrent en mode réel pour assurer la compatibilité avec les anciens processeurs de la classe 8086. À la mise sous tension (c'est-à-dire au démarrage ), le processeur s'initialise en mode réel, puis commence à exécuter des instructions. Le code de démarrage du système d'exploitation, qui peut être stocké dans la mémoire en lecture seule , peut placer le processeur en mode protégé pour activer la pagination et d'autres fonctionnalités. À l'inverse, l'arithmétique des segments, une pratique courante dans le code en mode réel, n'est pas autorisée en mode protégé.

Il existe également un sous-mode de fonctionnement en mode protégé 32 bits (également appelé mode protégé 80386) appelé mode virtuel 8086 , également connu sous le nom de mode V86 . Il s'agit essentiellement d'un mode de fonctionnement hybride spécial qui permet aux programmes et aux systèmes d'exploitation en mode réel de s'exécuter sous le contrôle d'un système d'exploitation superviseur en mode protégé. Cela permet une grande flexibilité dans l'exécution simultanée de programmes en mode protégé et de programmes en mode réel. Ce mode est exclusivement disponible pour la version 32 bits du mode protégé ; il n'existe pas dans la version 16 bits du mode protégé, ni en mode long.

Au milieu des années 1990, il était évident que l'espace d'adressage 32 bits de l'architecture x86 limitait ses performances dans les applications nécessitant de grands ensembles de données. Un espace d'adressage 32 bits ne permettrait au processeur d'adresser directement que 4 Go de données, une taille dépassée par des applications telles que le traitement vidéo et les moteurs de base de données . En utilisant des adresses 64 bits, il est possible d'adresser directement 16 EiB de données, bien que la plupart des architectures 64 bits ne prennent pas en charge l'accès à l'espace d'adressage 64 bits complet ; par exemple, AMD64 ne prend en charge que 48 bits d'une adresse 64 bits, répartis en quatre niveaux de pagination.

En 1999, AMD a publié une spécification (presque) complète pour une extension 64 bits de l'architecture x86 qu'ils ont appelée x86-64 avec l'intention déclarée de produire. Cette conception est actuellement utilisée dans presque tous les processeurs x86, avec quelques exceptions destinées aux systèmes embarqués .

Les puces x86-64 produites en masse pour le marché général furent disponibles quatre ans plus tard, en 2003, après que le temps fut passé à tester et à affiner les prototypes fonctionnels ; à peu près à la même époque, le nom initial x86-64 fut changé en AMD64 . Le succès de la gamme de processeurs AMD64 couplé à l'accueil mitigé de l'architecture IA-64 força Intel à publier sa propre implémentation du jeu d'instructions AMD64. Intel avait déjà implémenté la prise en charge de l'AMD64 mais avait choisi de ne pas l'activer dans l'espoir qu'AMD ne mette pas l'AMD64 sur le marché avant que le nouveau jeu d'instructions IA-64 d'Itanium ne soit largement adopté. Il a baptisé son implémentation de l'AMD64 EM64T , et l'a plus tard rebaptisée Intel 64 .

Dans leur documentation et les noms de versions de leurs produits, Microsoft et Sun font référence à AMD64/Intel 64 collectivement sous le nom de x64 dans les systèmes d'exploitation Windows et Solaris . Les distributions Linux l'appellent soit « x86-64 », sa variante « x86_64 » ou « amd64 ». Les systèmes BSD utilisent « amd64 » tandis que macOS utilise « x86_64 ».

Le mode long est principalement une extension du jeu d'instructions 32 bits, mais contrairement à la transition de 16 à 32 bits, de nombreuses instructions ont été abandonnées dans le mode 64 bits. Cela n'affecte pas la compatibilité binaire ascendante réelle (qui exécuterait le code hérité dans d'autres modes qui conservent la prise en charge de ces instructions), mais cela change la façon dont l'assembleur et les compilateurs doivent fonctionner pour le nouveau code.

C'était la première fois qu'une extension majeure de l'architecture x86 était initiée et conçue par un autre fabricant qu'Intel. C'était également la première fois qu'Intel acceptait une technologie de cette nature provenant d'une source extérieure.

Les premiers processeurs x86 pouvaient être étendus avec du matériel à virgule flottante sous la forme d'une série de coprocesseurs numériques à virgule flottante portant des noms tels que 8087 , 80287 et 80387, abrégés x87. Ce type de processeur était également connu sous le nom de NPX ( Numeric Processor eXtension ), un nom approprié puisque les coprocesseurs, bien qu'utilisés principalement pour les calculs à virgule flottante, effectuaient également des opérations sur des nombres entiers aux formats binaire et décimal. À quelques exceptions près, le 80486 et les processeurs x86 ultérieurs ont ensuite intégré cette fonctionnalité x87 sur puce, ce qui a fait des instructions x87 une partie intégrante de facto du jeu d'instructions x86.

Chaque registre x87, connu sous les noms de ST(0) à ST(7), a une largeur de 80 bits et stocke des nombres au format de précision étendue double standard à virgule flottante IEEE . Ces registres sont organisés sous forme de pile avec ST(0) comme sommet. Cela a été fait afin de conserver l'espace opcode, et les registres sont donc accessibles de manière aléatoire uniquement pour l'un ou l'autre opérande dans une instruction registre à registre ; ST0 doit toujours être l'un des deux opérandes, soit la source, soit la destination, que l'autre opérande soit ST(x) ou un opérande mémoire. Cependant, l'accès aléatoire aux registres de la pile peut être obtenu via une instruction qui échange tout ST(x) spécifié avec ST(0).

Les opérations comprennent des fonctions arithmétiques et transcendantes, y compris des fonctions trigonométriques et exponentielles, et des instructions qui chargent des constantes courantes (telles que 0 ; 1 ; e, la base du logarithme naturel ; log2(10) ; et log10(2)) dans l'un des registres de la pile. Bien que la capacité de traitement des entiers soit souvent négligée, le x87 peut fonctionner sur des entiers plus grands avec une seule instruction que les 8086, 80286, 80386 ou tout autre processeur x86 sans extensions 64 bits, et les calculs d'entiers répétés même sur de petites valeurs (par exemple, 16 bits) peuvent être accélérés en exécutant des instructions d'entiers sur le processeur x86 et le x87 en parallèle. (Le processeur x86 continue de fonctionner pendant que le coprocesseur x87 calcule, et le x87 envoie un signal au x86 lorsqu'il a terminé ou interrompt le x86 s'il a besoin d'attention en raison d'une erreur.)

MMX est un jeu d'instructions SIMD conçu par Intel et introduit en 1997 pour le microprocesseur Pentium MMX . Le jeu d'instructions MMX a été développé à partir d'un concept similaire utilisé pour la première fois sur l' Intel i860 . Il est pris en charge sur la plupart des processeurs IA-32 ultérieurs d'Intel et d'autres fournisseurs. MMX est généralement utilisé pour le traitement vidéo (dans les applications multimédias, par exemple).

MMX a ajouté 8 nouveaux registres à l'architecture, connus sous les noms de MM0 à MM7 (désormais appelés MMn ). En réalité, ces nouveaux registres n'étaient que des alias pour les registres de pile FPU x87 existants. Par conséquent, tout ce qui était fait à la pile à virgule flottante affectait également les registres MMX. Contrairement à la pile FP, ces registres MMn étaient fixes, non relatifs, et étaient donc accessibles de manière aléatoire. Le jeu d'instructions n'a pas adopté la sémantique de type pile afin que les systèmes d'exploitation existants puissent toujours sauvegarder et restaurer correctement l'état du registre lors du multitâche sans modifications.

Chacun des registres MMn est un entier de 64 bits. Cependant, l'un des principaux concepts du jeu d'instructions MMX est le concept de types de données compressées , ce qui signifie qu'au lieu d'utiliser l'intégralité du registre pour un seul entier de 64 bits ( quadword ), on peut l'utiliser pour contenir deux entiers de 32 bits ( doubleword ), quatre entiers de 16 bits ( word ) ou huit entiers de 8 bits ( byte ). Étant donné que les registres MMn de 64 bits du MMX sont associés à la pile FPU et que chacun des registres à virgule flottante a une largeur de 80 bits, les 16 bits supérieurs des registres à virgule flottante ne sont pas utilisés dans MMX. Ces bits sont définis sur tous les uns par toute instruction MMX, ce qui correspond à la représentation à virgule flottante des NaN ou des infinis.

En 1997, AMD a lancé 3DNow!. L'introduction de cette technologie a coïncidé avec l'essor des applications de divertissement 3D et a été conçue pour améliorer les performances de traitement vectoriel du processeur des applications gourmandes en graphiques. Les développeurs de jeux vidéo 3D et les fournisseurs de matériel graphique 3D utilisent 3DNow! pour améliorer leurs performances sur les séries de processeurs K6 et Athlon d'AMD .

3DNow! a été conçu pour être l'évolution naturelle de MMX, des entiers aux nombres à virgule flottante. En tant que tel, il utilise exactement la même convention de dénomination de registre que MMX, c'est-à-dire MM0 à MM7. La seule différence est qu'au lieu de regrouper des entiers dans ces registres, deux nombres à virgule flottante simple précision sont regroupés dans chaque registre. L'avantage de l'aliasing des registres FPU est que les mêmes structures d'instructions et de données utilisées pour enregistrer l'état des registres FPU peuvent également être utilisées pour enregistrer les états des registres 3DNow!. Ainsi, aucune modification particulière n'est requise pour les systèmes d'exploitation qui, autrement, ne les connaîtraient pas.

En 1999, Intel a introduit le jeu d'instructions Streaming SIMD Extensions (SSE) , suivi en 2000 par SSE2. Le premier ajout a permis de décharger les opérations de base en virgule flottante de la pile x87 et le second a rendu MMX presque obsolète et a permis aux instructions d'être ciblées de manière réaliste par les compilateurs conventionnels. Introduit en 2004 avec la révision Prescott du processeur Pentium 4 , SSE3 a ajouté des instructions spécifiques de gestion de la mémoire et des threads pour améliorer les performances de la technologie HyperThreading d'Intel . AMD a obtenu une licence pour le jeu d'instructions SSE3 et a implémenté la plupart des instructions SSE3 pour ses processeurs Athlon 64 de révision E et ultérieure. L'Athlon 64 ne prend pas en charge HyperThreading et ne dispose pas des instructions SSE3 utilisées uniquement pour HyperThreading.

Le SSE a supprimé toutes les connexions héritées à la pile FPU. Cela signifie également que ce jeu d'instructions a supprimé toutes les connexions héritées aux générations précédentes de jeux d'instructions SIMD comme MMX. Mais cela a libéré les concepteurs, leur permettant d'utiliser des registres plus grands, non limités par la taille des registres FPU. Les concepteurs ont créé huit registres de 128 bits, nommés XMM0 à XMM7. (Dans AMD64 , le nombre de registres SSE XMM a été augmenté de 8 à 16.) Cependant, l'inconvénient était que les systèmes d'exploitation devaient avoir connaissance de ce nouvel ensemble d'instructions afin de pouvoir enregistrer leurs états de registre. Intel a donc créé une version légèrement modifiée du mode protégé, appelée mode amélioré, qui permet l'utilisation des instructions SSE, alors qu'elles restent désactivées dans le mode protégé normal. Un système d'exploitation qui connaît le SSE activera le mode amélioré, tandis qu'un système d'exploitation qui ne le connaît pas n'entrera que dans le mode protégé traditionnel.

SSE est un jeu d'instructions SIMD qui fonctionne uniquement sur des valeurs à virgule flottante, comme 3DNow!. Cependant, contrairement à 3DNow!, il coupe toute connexion héritée à la pile FPU. Comme il a des registres plus grands que 3DNow!, SSE peut regrouper deux fois plus de nombres flottants en simple précision dans ses registres. Le SSE d'origine était limité uniquement aux nombres en simple précision, comme 3DNow!. Le SSE2 a également introduit la capacité de regrouper des nombres en double précision , ce que 3DNow! n'avait pas la possibilité de faire car un nombre en double précision a une taille de 64 bits, ce qui correspondrait à la taille complète d'un seul registre MMn 3DNow!. À 128 bits, les registres SSE XMMn pourraient regrouper deux nombres flottants en double précision dans un seul registre. Ainsi, SSE2 est beaucoup plus adapté aux calculs scientifiques que SSE1 ou 3DNow!, qui étaient limités à une seule précision. SSE3 n'introduit aucun registre supplémentaire.

Les extensions vectorielles avancées (AVX) ont doublé la taille des registres SSE pour atteindre des registres YMM de 256 bits. Elles ont également introduit le schéma de codage VEX pour prendre en charge les registres plus grands, ainsi que quelques instructions pour permuter les éléments. AVX2 n'a pas introduit de registres supplémentaires, mais s'est distingué par l'ajout d'instructions de masquage, de regroupement et de mélange.

L'AVX-512 propose une nouvelle extension de 32 registres ZMM 512 bits et un nouveau schéma EVEX. Contrairement à ses prédécesseurs dotés d'une extension monolithique, il est divisé en plusieurs sous-ensembles que des modèles spécifiques de processeurs peuvent choisir d'implémenter.

L'extension d'adresse physique ou PAE a été ajoutée pour la première fois dans le processeur Intel Pentium Pro , puis par AMD dans les processeurs Athlon, pour permettre l'adressage de jusqu'à 64 Go de RAM. Sans PAE, la RAM physique en mode protégé 32 bits est généralement limitée à 4 Go . PAE définit une structure de table de pages différente avec des entrées de table de pages plus larges et un troisième niveau de table de pages, permettant des bits supplémentaires d'adresse physique. Bien que les implémentations initiales sur les processeurs 32 bits prenaient théoriquement en charge jusqu'à 64 Go de RAM, les limitations du chipset et d'autres plateformes limitaient souvent ce qui pouvait réellement être utilisé. Les processeurs x86-64 définissent des structures de table de pages qui autorisent théoriquement jusqu'à 52 bits d'adresse physique, bien que là encore, les problèmes de chipset et d'autres plateformes (comme le nombre d'emplacements DIMM disponibles et la RAM maximale possible par DIMM) empêchent la réalisation d'un espace d'adressage physique aussi important. Sur les processeurs x86-64, le mode PAE doit être actif avant le passage en mode long et doit rester actif tant que le mode long est actif. Ainsi, en mode long, il n'y a pas de mode « non-PAE ». Le mode PAE n'affecte pas la largeur des adresses linéaires ou virtuelles.

Dans les années 2000, les limites d'adressage mémoire des processeurs x86 32 bits constituaient un obstacle à leur utilisation dans les clusters de calcul hautes performances et les puissantes stations de travail de bureau. Le vieux x86 32 bits était en concurrence avec des architectures RISC 64 bits beaucoup plus avancées, capables d'adresser beaucoup plus de mémoire. Intel et l'ensemble de l'écosystème x86 avaient besoin d'un adressage mémoire 64 bits pour que le x86 survive à l'ère de l'informatique 64 bits, car les applications logicielles pour stations de travail et ordinateurs de bureau allaient bientôt commencer à atteindre les limites de l'adressage mémoire 32 bits. Cependant, Intel a estimé que le moment était venu de faire un pas audacieux et d'utiliser la transition vers les ordinateurs de bureau 64 bits pour s'éloigner de l'architecture x86 en général, une expérience qui a finalement échoué.

En 2001, Intel a tenté d'introduire une architecture 64 bits non-x86 appelée IA-64 dans son processeur Itanium , visant initialement le marché du calcul haute performance , espérant qu'elle remplacerait à terme le x86 32 bits. Bien que l'IA-64 soit incompatible avec le x86, le processeur Itanium offrait des capacités d'émulation pour traduire les instructions x86 en IA-64, mais cela affectait tellement les performances des programmes x86 qu'il était rarement, voire jamais, réellement utile aux utilisateurs : les programmeurs devaient réécrire les programmes x86 pour l'architecture IA-64 ou leurs performances sur Itanium seraient bien pires que sur un vrai processeur x86. Le marché a rejeté le processeur Itanium car il rompait la compatibilité ascendante et préférait continuer à utiliser des puces x86, et très peu de programmes ont été réécrits pour l'IA-64.

AMD a décidé de prendre une autre voie vers l'adressage mémoire 64 bits, en s'assurant que la compatibilité descendante ne souffrirait pas. En avril 2003, AMD a sorti le premier processeur x86 avec des registres à usage général 64 bits, l' Opteron , capable d'adresser bien plus de 4 Go de mémoire virtuelle en utilisant la nouvelle extension x86-64 (également connue sous le nom d'AMD64 ou x64). Les extensions 64 bits de l'architecture x86 n'étaient activées que dans le nouveau mode long , donc les applications 32 bits et 16 bits et les systèmes d'exploitation pouvaient simplement continuer à utiliser un processeur AMD64 en mode protégé ou autre, sans même le moindre sacrifice de performances et avec une compatibilité totale avec les instructions originales de l'Intel 8086 16 bits. Le marché a répondu positivement, en adoptant les processeurs AMD 64 bits pour les applications hautes performances et les ordinateurs professionnels ou domestiques.

Voyant le marché rejeter le processeur Itanium incompatible et Microsoft prenant en charge AMD64, Intel a dû réagir et a introduit son propre processeur x86-64, le Prescott Pentium 4, en juillet 2004. En conséquence, le processeur Itanium avec son jeu d'instructions IA-64 est rarement utilisé et x86, à travers son incarnation x86-64, est toujours l'architecture CPU dominante dans les ordinateurs non embarqués.

x86-64 a également introduit le bit NX , qui offre une certaine protection contre les bogues de sécurité causés par les dépassements de tampon .

En raison de la contribution 64 bits d'AMD à la lignée x86 et de son acceptation ultérieure par Intel, les architectures RISC 64 bits ont cessé d'être une menace pour l'écosystème x86 et ont presque disparu du marché des stations de travail. Le x86-64 a commencé à être utilisé dans de puissants supercalculateurs (dans ses incarnations AMD Opteron et Intel Xeon ), un marché qui était auparavant l'habitat naturel des conceptions RISC 64 bits (telles que les microprocesseurs IBM Power ou les processeurs SPARC ). Le grand bond en avant vers l'informatique 64 bits et le maintien de la compatibilité ascendante avec les logiciels 32 bits et 16 bits ont permis à l'architecture x86 de devenir aujourd'hui une plate-forme extrêmement flexible, les puces x86 étant utilisées depuis les petits systèmes à faible consommation (par exemple, Intel Quark et Intel Atom ) jusqu'aux ordinateurs de bureau de jeu rapides (par exemple, Intel Core i7 et AMD FX / Ryzen ), et même de dominer les grands clusters de supercalculateurs , ne laissant effectivement que l' architecture ARM 32 bits et 64 bits RISC comme concurrent sur le marché des smartphones et des tablettes .

Avant 2005, les processeurs à architecture x86 ne pouvaient pas répondre aux exigences de Popek et Goldberg , une spécification de virtualisation créée en 1974 par Gerald J. Popek et Robert P. Goldberg . Cependant, des hyperviseurs de virtualisation x86 propriétaires et open source ont été développés à l'aide de la virtualisation logicielle . Les systèmes propriétaires incluent Hyper-V , Parallels Workstation , VMware ESX , VMware Workstation , VMware Workstation Player et Windows Virtual PC , tandis que les systèmes libres et open source incluent QEMU , Kernel-based Virtual Machine , VirtualBox et Xen .

L'introduction des jeux d'instructions AMD-V et Intel VT-x en 2005 a permis aux processeurs x86 de répondre aux exigences de virtualisation de Popek et Goldberg.

Les extensions APX (Advanced Performance Extensions) permettent de doubler le nombre de registres à usage général de 16 à 32 et d'ajouter de nouvelles fonctionnalités pour améliorer les performances à usage général. Ces extensions ont été qualifiées de « générationnelles » et de « plus gros ajout x86 depuis 64 bits ». Intel a contribué au support APX de GNU Compiler Collection (GCC) 14.

Selon la spécification d'architecture, les principales fonctionnalités d'APX sont :

• 16 registres à usage général supplémentaires, appelés GPR étendus (EGPR)
• Formats d'instructions à trois opérandes pour de nombreuses instructions entières
• Nouvelles instructions conditionnelles pour les chargements, les stockages et les comparaisons avec des instructions communes qui ne modifient pas les indicateurs
• Opérations de sauvegarde/restauration de registre optimisées
• Une instruction de saut direct absolu de 64 bits

Les GPR étendus pour les instructions à usage général sont codés à l'aide du préfixe REX2 sur 2 octets , tandis que les nouvelles instructions et les opérandes étendus pour les instructions AVX / AVX2 / AVX-512 existantes sont codés avec le préfixe EVEX étendu qui comporte quatre variantes utilisées pour différents groupes d'instructions.